Entwurf eines Routers für 3D-Ein-Chip-Netzwerkarchitekturen

Globale Verbindungen stellen heute ein Problem bei der Entwicklung von leistungsstarken Multiprozessor-System-on-Chip-Systemen (MPSoC) dar. Forscher im Bereich der eingebetteten Systeme suchen nach Lösungen für On-Chip-Kommunikationsarchitekturen, die sich durch geringe Hardwarekosten, hohe Zuverlässigkeit und Vorhersagbarkeit auszeichnen. Eine der vielversprechenden Lösungen sieht den Einsatz von Verbindungsnetzwerken vor, die auf dem Austausch von Datenpaketen basieren und auch als Networks-on-Chip (NoCs) bezeichnet werden. Dies könnte langfristig Lösungen in Bezug auf Design und Leistung bieten, um der Komplexität groß dimensionierter System-on-Chip-Systeme gerecht zu werden. In diesem Rahmen ist unsere Arbeit angesiedelt. Konkret geht es darum, einen QoS-Router für eine vordefinierte 3D-NoC-Architektur zu modellieren, zu entwerfen und zu validieren. Es wurden zwei Modellierungen dieses Routers erstellt: eine in der Sprache VHDL auf RTL-Ebene (Register Transfer Level) und die andere in der Sprache SystemC auf der sogenannten TLM-T-Ebene (Transaction Level Modeling with Time). Die Validierung der Funktionsweise der Routerarchitektur erfolgt in einem On-Chip-Netzwerk mit 3D-Mesh-Topologie.